台积电透露10nm工艺流程细节
2015-04-14 10:51:00   来源:3dnews.ru
内容摘要
根据台积电数据显示,台积电10nm工艺流程(CLN10FF)与16nm FinFET+工艺(CLN16FF+)相比提高了晶体管密度的110%。与台积电16nm工艺流程最先进版本相比,10nm工艺流程在能耗不变的情况下频率潜力扩大20%,而在相似复杂性和芯片时钟频率情况下能量消耗降低40%。

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台湾积体电路制造公司(TSMC)在美国举办的研讨会上介绍了其10nm工艺流程新的细节。已申请的工艺流程指标与讨论的指标相比有些夸大,但改进的基本方向是与公司最新工艺相比提高排列晶体管密度。

根据台积电数据显示,台积电10nm工艺流程(CLN10FF)与16nm FinFET+工艺(CLN16FF+)相比提高了晶体管密度的110%。与台积电16nm工艺流程最先进版本相比,10nm工艺流程在能耗不变的情况下频率潜力扩大20%,而在相似复杂性和芯片时钟频率情况下能量消耗降低40%。

加工10nm工艺芯片的生产正在按计划进行;台积电在其研讨会上演示了按照规定工艺流程加工的载有256MB的静态随机存取存储器(SRAM)集成电路300mm底板。

因为台积电16nm工艺生产标准采用了互联,与20nm工艺流程的层次和触点隔绝,而芯片尺寸是按照CLN16FF/ CLN16FF+工艺生产的,类似芯片尺寸是按照20nm工艺(CLN20SOC)创立的。台积电16nm工艺流程使用更先进的鳍式场效晶体管(fin field effect transistor, FinFET),将提高频率潜力并降低生产集成电路的能耗。而计算在芯片和晶体管上按照16nm工艺芯片生产的成本高于按照20nm工艺流程创立的芯片。

考虑到台积电16nm工艺的特性以及公司的价格制定,10nm工艺流程的主要任务是提高每平方毫米面积的晶体管密度。最后将降低芯片成本换算在产品单元和晶体管上。虽然密度提高110%(超过两倍)是非常好的成果,但这比2014年夏宣布的提高2.25倍要低。工艺流程的某些特性变化说明了研制还在进行着。

   

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在未来几个季度台积电计划在现有的生产中心之一安装使用10nm工艺试验生产芯片的设备。试产计划始于2015年最后一个季度。2016年第二季度公司计划开始建造以后将按照10nm工艺生产集成电路的新工厂。预计10nm工艺流程2017年将用于大规模生产芯片。

2015年早些时候台积电表示,10nm工艺流程将是长期存在的并且多年来将用于生产各种各样的芯片。值得注意的是,台积电并没有告知10nm工艺芯片将获得的优势,它能够采用运作于极紫外光刻(EUV,extreme ultraviolet——辐射波长13.5nm)技术的平板扫描机。显然,极紫外光刻技术扫描机获得的经济效益将用于大规模生产集成电路的情况目前尚不清楚。